Si maintenant les deux systèmes étaient intégrés en un seul circuit, leurs coûts globaux seraient à peu près équivalents puisque les deux circuits intégrés reviendraient pratiquement au même prix.

Ces différentes notions sont bien connues des producteurs de circuits intégrés ainsi que de leur clientèle. Néanmoins, il existe un inconvénient : les circuits intégrés complexes sont très spécialisés et très variés. Par conséquent, ils sont généralement produits en quantité plus faible que les circuits standards.

Sous la pression de ces différents problèmes, on a cherché à concevoir des circuits à haut niveau d'intégration, mais qui puissent remplir des fonctions très variées. Ceci a conduit à la conception des PLA ou Réseaux Logiques Programmables.

1. 2. - LES RÉSEAUX LOGIQUES PROGRAMMABLES (PLA)

Les PLA ont été conçus en partant du principe que toute fonction logique peut être écrite sous la forme d'une somme de mintermes (forme canonique). Soit par exemple la fonction : F = bd + ab + acd.

Cette fonction est la somme des trois mintermes suivants : bd, ab et acd.

Les PLA permettent de générer un certain nombre de mintermes à partir de n variables et d'effectuer la somme de ces mintermes.

La figure 3 représente la structure fondamentale d'un PLA.

Chaque porte ET (A, B, C, D, E) à cinq entrées permet de générer un minterme à partir des cinq variables d'entrée (I0, I1, I2, I3, I4).

Chaque porte OU (A', B', C') à quatre entrées permet d'effectuer la somme des mintermes nécessaires à l'obtention d'une fonction logique définie.

Le circuit est disposé en forme de matrice avec des liaisons horizontales et verticales.

Dans la partie supérieure, les lignes horizontales représentent les entrées I0, I1, I2, I3 et I4 du PLA et les lignes verticales correspondent aux entrées des portes ET.

Initialement, les lignes horizontales et verticales se croisent sans contact entre elles. La programmation consistera ultérieurement à réunir une ligne horizontale avec une ligne verticale en un point de jonction symbolisé sur la figure 3 par un point.

L'état logique de la sortie d'une porte ET correspond donc à la valeur d'un minterme.

Il suffira, lors de la programmation, de réunir les sorties des portes ET que l'on souhaite aux entrées des portes OU afin de réaliser la somme logique de ces mintermes.

Dans l'exemple de la figure 3, on a «créé» ainsi trois réseaux combinatoires ; leurs sorties respectives étant les trois sorties F1, F2 et F3.

Le circuit ayant pour sortie F1 est formé avec la porte OU (A') et avec les portes ET A et B ; celui ayant pour sortie F2 est formé avec les portes B', A et C ; enfin, celui ayant pour sortie F3 est formé avec les portes C', D et E.

La figure 4 représente le premier de ces trois circuits combinatoires.

La fonction logique F1 s'écrit :

En règle générale, la programmation d'un PLA est effectuée par le constructeur à partir des données fournies par le client.

Ce dernier, peut par exemple, fournir une table de fonctionnement relative au problème é résoudre.

Nous allons examiner un exemple volontairement simple à partir du tableau situé figure 5.

Il est nécessaire de constituer cinq mintermes. Il faut donc au minimum cinq portes ET à trois entrées (il y a trois variables). Il faut également deux portes OU puisqu'il y a deux fonctions (F1 et F2) à générer.

Le PLA programmé pour répondre au problème posé est donné figure 6.

Vous remarquez que le ET noté B n'est pas utilisé. En effet, dans la table de fonctionnement de la figure 5, à la deuxième ligne, vous constatez que les deux sorties F1 et F2 sont à l'état L, donc il n'est pas nécessaire de câbler les entrées de la porte B.

Finalement, quatre portes ET sont suffisantes pour résoudre le problème posé.

Il serait possible de résoudre ce problème en utilisant une ROM. Théoriquement, il faudrait une ROM possédant trois entrées et deux sorties soit une mémoire ROM dont la capacité serait de 2³ (combinaisons possibles avec trois entrées) multipliée par 2 (nombre de sorties), soit 8 x 2 = 16 bits.

Dans le cas d'un PLA, on définit la capacité de matrice qui est égale au produit du nombre de portes ET par le nombre de portes OU. Cette capacité s'exprime en bits. Dans le cas présent, elle est de 4 x 2 = 8 bits.

L'avantage du PLA par rapport à la ROM est manifeste si l'on considère un PLA à 14 entrées et 8 sorties, disponible sur le marché.

Considérons un PLA comportant 96 portes ET, ce qui permet déjà de nombreuses possibilités, par exemple la constitution de 96 mintermes. La capacité de matrice de ce PLA est égale à 96 x 8 = 768 bits.

Une ROM équivalente devrait avoir une capacité de 2¹⁴ x 8 = 131 072 bits.

Un PLA est donc beaucoup plus avantageux qu'une ROM. En effet, dans le cas de cette dernière, il faut tenir compte de toutes les combinaisons possibles des entrées : avec 14 entrées, il faut donc une ROM avec 2¹⁴ = 16 384 adresses, tandis qu'avec un PLA on ne s'intéresse qu'aux combinaisons données par la table de fonctionnement qui sont nécessaires pour résoudre le problème.

1. 3. - LES FPLA

Comme les constructeurs ont conçu et produit les PROM après les ROM, les FPLA (Field Programmable Logic Array = réseaux logiques programmables par fusibles) sont apparus après les PLA.

Leur principe reste le même que celui des PLA. Les FPLA sont facilement programmables par l'utilisateur. Il suffit pour cela de posséder un appareil à programmer qui est souvent un simple programmateur de PROM.

Le principe de la programmation de ces FPLA consiste à faire fondre des fusibles aux endroits adéquats en les faisant traverser par une brève surintensité de courant, exactement comme l'on procède avec les mémoires PROM.

La figure 7 représente le schéma d'un FPLA déjà programmé. Les fusibles sont représentés par le symbole .

Le FPLA représenté possède 16 entrées notées I0 à I15 et 8 sorties notées F0 à F7.

Pour chaque entrée du FPLA, il y a deux lignes horizontales ; le signal présent sur l'une étant complémentaire de celui présent sur l'autre, ainsi que l'indique le symbole suivant :

Le point S (ainsi que S', S"...) est la sortie d'un ET constitué par des diodes en parallèle.

Si l'on veut représenter le premier ET de FPLA, on obtient le schéma de la figure 8.

Ce premier minterme peut s'écrire ainsi :

S = I0 . 1

De la même façon, le deuxième minterme (sortie S') s'écrira :

S' = I0 . 0 . I1 . 1... I15 . 15

Il est bien évident que S' = 0 pour toutes les combinaisons des variables d'entrée.

Les OU sont constitués par des transistors en parallèle. Le premier OU correspondant à la sortie F0 peut être représenté comme indiqué figure 9.

La sortie F0' du OU est égale à F0' = S' + S".

La porte OU Exclusif permet d'inverser le signal de sortie du OU correspondant. Il suffit pour cela de faire fondre le fusible et cette entrée se trouve alors au niveau logique H. C'est le cas de la sortie F1 (figure 7).

Exemple :

Il existe une entrée de commande notée (initiales de Chip Enable = validation de boîtier). Elle valide les huit sorties quand elle est au niveau L. Par contre, quand cette entrée est au niveau H, les huit sorties sont à l'état haute impédance (sorties tri-state).

1. 4. - FPLA AVEC MÉMOIRE

Un autre type de réseau logique s'est également développé, le FPLA avec mémoire.

Ce FPLA possède un registre, généralement constitué par un ensemble de bascules synchrones de type RS.

Ce registre permet l'implantation dans le FPLA d'un circuit logique séquentiel. L'état des sorties est à la fois fonction de l'état des entrées et de l'état logique des sorties avant le front d'horloge.

Le synoptique de la figure 10 représente un FPLA avec mémoire.

Grâce au registre, les données présentes en sortie du FPLA sont réintroduites à l'entrée du réseau de portes au front d'horloge suivant.

Le schéma de la figure 11 est un synoptique plus développé d'un FPLA avec mémoire appelé FPLS (Field Programmable Logic Sequencer).

Le buffer est un ensemble logique qui recueille à la fois les données présentes sur les 16 entrées principales et sur les 6 sorties du registre de mémorisation.

Le registre de sortie sert à maintenir les données entre deux impulsions d'horloge.

On retrouve par ailleurs le réseau de portes ET et OU caractéristique des PLA.

1. 5. - GATE ARRAY

Parfois, les PLA décrits dans les paragraphes précédents, sont inadaptés pour résoudre certains problèmes ; soit qu'ils ne soient pas suffisamment souples d'emploi, soit qu'il faille réaliser un nombre important de circuits assez complexes.

Une première solution consiste à concevoir des customs ou circuits intégrés spécifiques.

Une seconde solution consiste à utiliser des circuits dont le principe est intermédiaire entre celui des PLA et celui des customs et que l'on nomme Gate Array (réseau de portes logiques) ou encore FPGA (Field Programmable Gate Array).

Ces circuits sont constitués d'un nombre important de portes NAND situé généralement entre 500 et 2 000.

La technologie employée est, soit la technologie TTL S (Schottky), soit la technologie CMOS.

La programmation consiste à relier entre elles des portes NAND afin de constituer le réseau logique adéquat.

L'avantage du Gate Array réside dans le fait qu'on peut le produire à grande échelle pour des applications variées.

Un circuit intégré de ce type peut remplacer jusqu'à 50 circuits intégrés S.S.I. et M.S.I.

Le Gate Array, comme le PLA est programmé par le constructeur à partir du problème spécifique proposé par le client. Tous les circuits que nous venons de voir, FPLA, FPLS, et FPGA sont parfois appelés IFL (Integrated Fuse Logic = logique par fusibles intégrés).

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