Si S0 = 1 et S1 = 0, alors D1 = ESD ; D2 = Q1 ; D3 = Q2 et D4 = Q3.

Le registre est ainsi «câblé» pour effectuer le décalage à droite.

Les informations à décaler sont appliquées sur l'entrée série droite (ESD). La sortie série s'effectue sur la sortie Q4 qui est donc la sortie série droite.

      Si S0 = 1 et S1 = 1, alors D1 = E1 ; D2 = E2 ; D3 = E3 ; D4 = E4.

Le registre est ainsi «câblé» pour effectuer le chargement parallèle.

Les informations à charger sont présentées sur les entrées parallèles E1, E2, E3 et E4. Elles sont mémorisées, à chaque front actif d'horloge, sur les sorties Q1, Q2, Q3 et Q4 du registre.

Nous voyons que tout le fonctionnement d'un registre universel repose sur le fonctionnement des réseaux logiques RL1, RL2, RL3 et RL4. Il est donc nécessaire de donner un complément d'informations sur ceux-ci.

6. 2. 2. - EXAMEN D'UN RÉSEAU LOGIQUE

Les quatre réseaux d'aiguillage du registre examiné sont identiques. Analysons le premier, en l'occurrence RL1. Il doit correspondre à la table de vérité de la figure 34.

La première ligne de cette table indique que pour S0 = 0 et S1 = 1, l'entrée D1 recopie la sortie Q2 : c'est le mode décalage à gauche.

La deuxième ligne indique que pour S0 = 1 et S1 = 0, l'entrée D1 recopie l'entrée ESD : c'est le mode décalage à droite.

La troisième ligne indique que pour S0 = 1 et S1 = 1, l'entrée D1 recopie l'entrée E1 : c'est le mode LOAD.

De cette table, nous pouvons extraire directement l'équation de D1 :

D1 = 0 . S1 . Q2 + S0 . 1 . ESD + S0 . S1 . E1

Cette équation nous conduit au réseau combinatoire de la figure 35 fournissant la donnée D1.

6. 2. 3. - EXAMEN DU RÉSEAU D'INHIBITION

Il reste à examiner le réseau d'inhibition qui, à partir des entrées S0, S1 et CLOCK, génère le signal d'horloge des quatre bascules.

Pour la combinaison S0 = S1 = 0, l'entrée CLOCK doit être inactive, c'est-à-dire qu'elle ne doit présenter aucune transition de niveau active sur les quatre entrées d'horloge.

Par exemple, bloquons à l'état logique 1 la sortie S de ce réseau lorsque se présente cette combinaison de S0 et de S1.

Pour les autres combinaisons de S0 et de S1, la sortie S du réseau d'inhibition doit «recopier» l'entrée CLOCK.

Tout cela est traduit dans la table de vérité de la figure 36.

Nous sommes conduits au tableau de Karnaugh de la figure 37.

Les deux groupements du tableau de Karnaugh nous donnent l'équation de S suivante :

Le circuit de la figure 38 peut fournir le signal S :

Le fait que le signal d'horloge soit issu d'un réseau combinatoire présente un inconvénient.

En effet, si l'on vient à changer S0 ou S1 lorsque l'entrée CLOCK est à l'état 0, une transition de niveau logique peut se produire à la sortie S. Cela peut occasionner ainsi un front d'horloge actif sur les bascules du registre alors que l'entrée CLOCK est restée inactive. Prenons un exemple où ce cas se produit.

Supposons que S0 = 0, S1 = 1 et CLOCK = 0, ainsi S = 0 et portons l'entrée S1 à l'état 0. De ce fait, les entrées S0 et S1 étant à l'état 0, la sortie S du réseau passe à l'état 1.

En résumé, l'entrée CLOCK étant resté inactive, lorsque S1 est passé de l'état 1 à l'état 0, la sortie S est passée de l'état 0 à l'état 1.

Nous obtenons ainsi un front actif sur les entrées d'horloge des quatre bascules, alors que l'entrée CLOCK est restée à l'état 0.

Pour éviter cela, les entrées S0 et S1 ne doivent changer d'état que lorsque l'entrée CLOCK est à l'état 1.

Ainsi, la sortie est forcée à l'état 1, quelles que soient les variations de S0 et S1.

6. 2. 4. - ANALYSE D'UN REGISTRE INTÉGRÉ UNIVERSEL : LE 74 194

Le circuit intégré 74 194 est un registre à décalage bidirectionnel 4 bits ayant deux entrées de commande (S0 et S1), une entrée d'horloge (CK), une entrée de données série pour le décalage à gauche (ESG), une entrée de données série pour le décalage à droite (ESD), quatre entrées parallèles (E1 à E4), une entrée asynchrone de remise à zéro générale prioritaire (CLR) et quatre sorties parallèles (Q1 à Q4).

Le brochage de ce circuit est donné à la figure 39, tandis que la figure 40 donne sa table de vérité.

Pour la deuxième ligne de la table de vérité du circuit intégré 74 194, il n'y a pas de changement de l'état des sorties lorsque CLOCK est à l'état 0 à condition que les entrées S0 et S1 ne changent pas d'état.

7. - REGISTRE DYNAMIQUE

Les registres vus jusqu'à présent sont de type statique parce que les informations qui y sont emmagasinées peuvent être conservées indéfiniment à condition de ne pas débrancher l'alimentation.

Ceci est très commode parce que nous pouvons lire à tout moment les informations qui ont été chargées, mais il apparaît un inconvénient du point de vue intégration.

En effet, chaque donnée binaire emmagasinée nécessite une bascule entière.

De ce fait, l'intégration de registres statiques de grande capacité (plus de 1000 étages) est limitée.

Au-delà, nous avons recours aux circuits à décalage de type dynamique.

Ceux-ci ne peuvent mémoriser les informations indéfiniment et doivent donc les faire défiler. Cette caractéristique provient du fait que chaque élément de mémoire n'est plus une bascule de type conventionnel, mais un circuit qui mémorise l'information grâce aux capacités parasites des transistors MOS.

La figure 41 montre le schéma d'un étage de registre dynamique. Chaque étage comme celui-ci peut emmagasiner une donnée logique.

Les capacités CE, CI et CS de la figure 41 sont dites parasites parce qu'elles sont habituellement indésirables. Elles correspondent à la capacité de grille des transistors MOS.

Normalement, celles-ci doivent être les plus faibles possible parce qu'elles perturbent le fonctionnement normal du circuit (augmentation du temps de propagation).

Dans notre cas cependant, elles sont utilisées pour conserver les informations sous forme de charges emmagasinées.

Ces capacités peuvent être chargées ou déchargées. Une capacité chargée correspond à une information positive (état logique 1) et une capacité déchargée à une information négative (état logique 0).

Supposons que l'entrée E soit soumise au niveau bas (L). Le transistor T1 est donc bloqué.

Lorsque l'entrée d'horloge CK1 passe au niveau H, le transistor T2 est rendu conducteur et ainsi charge à + Vcc la capacité CI.

Dès lors, le transistor T3 est conducteur et il décharge donc la capacité CS, si celle-ci était chargée.

La sortie S passe au niveau L et nous pouvons dire que le niveau L présent à l'entrée E a été transféré en sortie S. Ceci est illustré à la figure 42.

Lorsque survient une impulsion positive sur l'entrée d'horloge CK2, les transistors T3 et T4 sont simultanément conducteurs.

Par contre, du point de vue technologique, ces deux transistors sont différents et leur résistance respective de saturation est telle que le potentiel du point S est beaucoup plus proche de zéro que de la tension + Vcc : la sortie S reste donc au niveau logique L.

Si maintenant l'entrée E est soumise au niveau H, le transistor T1 se met à conduire. La capacité CI se trouve déchargée et le point I est donc porté au niveau L comme le montre le chronogramme de la figure 43.

Lorsque survient une impulsion positive sur l'entrée d'horloge CK1, les deux transistors T2 et T1 se trouvent saturés simultanément et comme ils sont réalisés technologique-ment de la même façon que le couple T4-T3, le point I est maintenu au niveau logique L malgré la conduction de T2.

A l'impulsion d'horloge suivante sur CK2, le transistor T4 se met à conduire et charge la capacité CS au niveau H.

La sortie S passe donc au niveau H et le niveau H présent à l'entrée E a été transféré en sortie S.

En résumé, dans un étage de registre dynamique (ici à deux phases d'horloge), une donnée appliquée à l'entrée se retrouve à la sortie lorsque l'on applique deux impulsions CK1 et CK2.

Il faut cependant que les signaux CK1 et CK2 soient à une fréquence suffisante (environ 10 kHz) pour que les capacités parasites des transistors MOS n'aient pas le temps de se charger ou se décharger entre deux impulsions successives.

La prochaine théorie traitera des compteurs et des diviseurs de fréquence.

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