Le signal A15 ainsi produit et celui obtenu au moyen du bouton-poussoir P1 commandent à leur tour le générateur de cycle de mesure constitué des deux bascules FF3 et FF4.

Celles-ci sont contenues dans le circuit intégré 74LS74 inséré sur le support ICX.

Le fonctionnement de ce générateur est simple. Observez la figure 24 : lorsque l'on appuie sur P1, on envoie une impulsion d'horloge à la bascule FF3 dont l'entrée D2 est câblée au niveau haut ; la sortie Q2 passe donc au niveau haut.

L'entrée D3 de la bascule FF4, étant reliée à Q2, est au niveau haut.

Le premier front de montée du signal A15 fait basculer FF4 ; ainsi, la sortie Q3 passe au niveau haut et 3 passe au niveau bas.

L'entrée CLEAR de FF3, reliée à 3, est également portée au niveau bas et remet donc FF3 à zéro ; Q2 repasse au niveau bas ainsi que D3.

Au front montant suivant de A15, la bascule FF4 dont l'entrée D3 était au niveau bas. Q3 repasse alors au niveau bas et 3 au niveau haut. On désactive ainsi l'entrée CLEAR de FF3 qui est prête pour un autre cycle.

Comme le montre le chronogramme reproduit figure 24, on obtient à la sortie (Q3) du générateur de cycle de mesure un signal qui reste au niveau haut pendant un temps exactement égal à la période de A15.

C'est le temps nécessaire au microprocesseur pour qu'il génère toutes les adresses possibles de 0000 à FFFF.

Le signal Q3 est envoyé sur une entrée de la porte ET désignée par A ; sur l'autre entrée, arrive le signal RD. La sortie de cette porte est reliée à l'entrée d'horloge du registre à décalage qui, de cette façon, reçoit les impulsions RD seulement lorsque Q3 est au niveau haut.

En appuyant une seconde fois sur P1, on peut faire démarrer un autre cycle de mesure ; en outre, à chaque nouvelle mesure, il est nécessaire d'initialiser le registre en le remettant à zéro, ce que l'on obtient en ramenant au niveau bas l'entrée par l'intermédiaire de l'interrupteur SW0.

4. 4. - CONCLUSION

Dans la pratique précédente, vous avez appris à mieux connaître le Z80 ainsi que les circuits qui l'entourent. On peut donc commencer à construire un schéma synoptique de l'unité centrale plus détaillé que celui présenté dans la Théorie 1. (Voir figure 3)

Nous avons vu que le Z80 possède seize sorties pour les adresses et huit entrées / sorties pour les données.

Le Z80 communique grâce à ces broches spécialisées avec la mémoire et les périphériques, par exemple avec le clavier ou l'afficheur.

On pourrait relier directement le Z80 à une seule mémoire comme le montre la figure 25 mais cette mémoire devrait avoir une très grande capacité.

En effet, puisque les bits d'adresse sont au nombre de seize, il est possible d'adresser 65 536 données différentes (c'est-à-dire 64K), chacune de huit bits, la mémoire devrait donc avoir une capacité de 65 536 x 8 = 524 288 bits.

Une mémoire RAM statique de cette capacité est difficile à trouver et coûteuse ; de plus, elle n'est pas intéressante. En effet, il est nécessaire dans la plupart des cas, d'utiliser au moins deux types de mémoire : une ROM (ou PROM ou EPROM) et une RAM.

Les mémoires à lecture seule (ROM) servent à conserver la partie du programme qui ne doit pas être modifiée ; Les mémoires RAM, par contre, sont utilisées pour stocker temporairement les données traitées par le microprocesseur.

Dans certains cas, les RAM sont utilisées pour écrire un programme en cours de développement ou d'essai.

On a déjà dit que les mémoires sont coûteuses ; donc, si une capacité de 4K est suffisante par exemple, il est inutile d'employer une mémoire de 64K. Ainsi, sur la carte CPU ou UC, on trouve en plus du microprocesseur six supports de mémoires permettant d'insérer, de façon adéquate, différents types de mémoire, l'adressage étant facilité par des straps.

Il faut maintenant savoir répartir ces mémoires et connaître la manière de les relier au Z80.

Étant donné qu'il y a six supports par exemple et qu'on a la possibilité d'adresser au maximum 65 536 positions mémoire, chacune de ces six mémoires pourra contenir au maximum 65 536 / 6 = 10 922 données de huit bits chacune.

Ces composants ont donc huit entrées / sorties sur lesquelles se présente la donnée à lire ou à écrire, comme on le voit figure 26.

Les entrées / sorties de toutes les mémoires sont reliées en parallèle entre elles et raccordées au bus du Z80.

Si le circuit était réalisé comme représenté figure 26, il ne pourrait pas fonctionner. En effet, si deux ou plusieurs mémoires émettaient simultanément des données vers le Z80, il se produirait un mélange de celles-ci.

Il est donc nécessaire qu'une seule mémoire à la fois soit habilitée à fonctionner de façon que, pendant que l'on envoie des données par exemple à la mémoire 2, les autres mémoires soient déconnectées du circuit.

De même, il faut que les autres mémoires n'envoient pas d'autres données sur la même ligne lorsque le microprocesseur lit des données dans la mémoire 1.

En d'autres termes, il faut sélectionner une mémoire, c'est-à-dire indiquer à quelle mémoire le microprocesseur veut accéder à un instant donné pour lire ou écrire des données.

Dans ce but, chaque boîtier de mémoire possède une ou plusieurs entrées de validation désignées habituellement par CE (initiales de Chip Enable) ou CS (Chip Select) ; selon le niveau de tension appliqué à ces entrées, le composant est sélectionné ou non.

C'est le microprocesseur, dans notre cas le Z80, qui devra commander les entrées de validation.

Il existe deux méthodes : la sélection linéaire et le décodage mémoire.

La méthode de la sélection linéaire est la plus simple et consiste à utiliser les bits les plus significatifs de l'adresse pour sélectionner les mémoires comme le montre le schéma de la figure 27.

La mémoire 6 est sélectionnée lorsque le bit A15 vaut 1, la mémoire 5 lorsque le bit A14 vaut 1, etc.

L'avantage de cette méthode est qu'elle ne réclame aucun circuit supplémentaire. Elle présente toutefois un gros inconvénient : elle est très rigide et ne permet pas d'organiser la mémoire d'une façon assez souple, c'est-à-dire de disposer les composants dans les espaces de mémoire (ensembles de positions mémoire) les mieux appropriés.

Le plan de mémoire qui en résulte (c'est-à-dire la disposition des boîtiers de mémoire à l'intérieur du champ d'adresse) n'est absolument pas pratique.

En effet, la mémoire 6 est sélectionnée par toutes les adresses qui ont le bit A15 égal à 1, soit celles qui vont de :

•             1000  0000  0000  0000

• à          1111  1111  1111  1111

La moitié des adresses possibles est donc réservée à la mémoire 6 qui, pour être exploitée entièrement, devrait avoir une capacité de 32K.

Il vaut donc mieux utiliser la méthode du "décodage de mémoire". Supposons que l'on veuille partager la mémoire de telle sorte que le dernier boîtier comprenne toutes les adresses qui vont de :

•             1   1   1   1   1   0   0   0    0   0   0   0   0   0   0   0

• à          1   1   1   1   1   1   1   1   1   1   1    1   1   1   1   1

Il s'agit donc d'une mémoire de 2K. On remarque que les cinq bits les plus significatifs (A11 à A15) sont toujours égaux à 1 ; en appliquant ces bits à une porte ET, comme indiqué figure 28, on obtient un signal qui peut valider la mémoire parce que la sortie du ET est seulement active lorsque les adresses données par le Z80 sont comprises dans l'intervalle mentionné ci-dessus.

Il est possible d'utiliser un réseau de décodage différent pour chaque mémoire mais il est plus commode encore d'employer un décodeur unique pour toutes les mémoires ; dans notre cas, il est constitué par la PROM CPU de type 74S472 que vous avez testée lors de la Pratique 1.

Cette PROM reçoit les bits d'adresse compris entre A10 et A15 et fournit sur ces six sorties les signaux de sélection des mémoires notés , , ,   et .

La PROM a été programmée de telle sorte qu'un signal de sélection devienne actif (niveau bas) lorsque l'adresse émise par le Z80 se situe dans le champ d'adresse assigné à la mémoire correspondante.

La figure 29 montre comment la PROM de décodage est reliée au Z80 et aux mémoires.

Dans cette pratique, vous avez appris qu'il existe un circuit RESTART (redémarrage).

Ainsi, les bits d'adresse A12, A13, A14 et A15 ne vont pas directement à la PROM de décodage, mais passent d'abord par le circuit RESTART.

Un schéma synoptique de la carte CPU englobant tous les circuits que vous avez vu jusqu'à présent, est dessiné figure 30.

On remarque que le décodeur de mémoire fournit deux autres signaux de sortie notés 7 et 8 dont le premier est envoyé au circuit WAIT.

Lorsque l'on prévoit d'utiliser une mémoire lente, on programme la PROM de façon que 7 soit au niveau bas (niveau actif) chaque fois que le Z80 accède à cette mémoire.

Ainsi, le Z80 reste en attente le temps nécessaire. La sortie 8 a une autre utilisation qui sera vue plus tard.

Il est à noter également que les mémoires ont une autre entrée de validation notée (abrégé de Output Enable ou validation de sortie) et reliée à la broche du Z80. Nous avons déjà vu la fonction de cette sortie : lorsque le Z80 veut lire une donnée d'une mémoire, il envoie un niveau bas de tension à la broche . De cette manière, on valide la sortie des données de la mémoire sélectionnée sur les lignes D0 à D7.

D'autres entrées que l'on peut voir sur le schéma de la figure 30 sont relatives à des demandes et commandes provenant de l'extérieur de la carte.

La commande indique une demande d'interruption que le Z80 ne peut ignorer ; lorsque celle-ci passe au niveau bas, le Z80 interrompt le programme en cours pour exécuter celui d'interruption.

La commande est par contre une demande d'interruption que le Z80 peut ignorer ; une autre demande d'interruption peut parvenir de la carte CPU elle-même, plus précisément d'un circuit appelé CTC (initiales de Counter Timer Circuit, circuit temporisateur compteur). Dans certaines conditions, par exemple à la fin d'un calcul, il peut signaler une demande d'interruption, en activant l'entrée . Un dernier signal de commande est dont nous allons voir le rôle.

Nous savons que les mémoires ont en commun le bus de données. Il peut arriver qu'un dispositif extérieur à la carte CPU doive utiliser le bus ; dans ce cas, il envoie une demande au Z80 par l'intermédiaire du signal (abréviation de Bus Request) et le microprocesseur cède le contrôle du bus dès que l'instruction en cours est terminée.

Nous aurons l'occasion de revenir par la suite sur la fonction des différentes entrées dont nous venons de faire une rapide description.

Pour l'instant, il suffit de savoir que les adresses et les données parcourent des lignes ou bus reliant entre eux de nombreux dispositifs.

Rappelez-vous enfin que tous les signaux comme , sont actifs lorsqu'ils sont au niveau bas : ceci est indiqué par la barre.

Cette pratique vous a permis d'élargir vos connaissances sur la carte CPU et notamment le fonctionnement du Z80 . Bien évident, nous allons pas construire un micro-ordinateur car cela représente un travail énorme et coûteux.

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